- Место работы: Зеленоград
- График работы: полный рабочий день
- Образование: высшее
- Опыт работы: от 1 года
- разработка на SystemC/SystemVerilog агентов среды верификации (SPI, LINK, I2S, LINK, DDR...);
- разработка С/SystemC/SystemVerilog тестов для функциональной верификации модели RTL СБИС;
- ведение обнаруженных дефектов в системе отслеживания ошибок.